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Scientific Reports volumen 13, número de artículo: 11600 (2023) Citar este artículo

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Un objetivo de larga data de los dispositivos lógicos basados ​​en CMOS es satisfacer las necesidades de los mercados clave, incluido el funcionamiento con consumo de energía ultrabaja y alta velocidad de funcionamiento, junto con la continua miniaturización de la arquitectura. Sin embargo, a pesar de los importantes avances en su desarrollo, los dispositivos convencionales basados ​​en CMOS todavía adolecen de inconvenientes, como la introducción de grandes corrientes de fuga no deseadas y un comportamiento volátil. Por lo tanto, las puertas lógicas reconfigurables basadas en dominio magnético (MD) han surgido como una opción muy prometedora porque ofrecen velocidades de operación rápidas, no volatilidad y diversas funciones lógicas en una configuración de un solo dispositivo. Aquí, abordamos múltiples puertas lógicas MD reconfigurables en un único dispositivo de barra Hall de dos canales variando las direcciones de lectura de corriente impulsadas por voltaje y seleccionando un comparador inversor o no inversor en pilas de W/CoFeB/MgO/Ta. El comportamiento de conmutación MD no volátil inducido por el par de órbita de giro afecta significativamente nuestras funciones de puerta lógica, que no están necesariamente sincronizadas con un solo reloj. Al adaptar la conmutación MD mediante par de órbita de giro y salidas de voltaje de efecto Hall anómalas, identificamos ocho puertas lógicas reconfigurables, incluidas AND, NAND, NOR, OR, INH, Converse INH, Converse IMP e IMP, en un solo dispositivo. Estos hallazgos experimentales representan un importante paso adelante en una amplia gama de aplicaciones lógicas basadas en MD en un futuro próximo.

Los dispositivos basados ​​en espín basados ​​en la manipulación del grado de libertad de espín en sistemas magnéticos son de considerable interés como una de las opciones más confiables para proporcionar numerosas ventajas, como alta velocidad dinámica, baja corriente de fuga, estabilidad térmica y memoria no volátil. , en comparación con los semiconductores de óxido metálico complementario (CMOS) convencionales basados ​​en silicio1. Entre los dispositivos de giro más destacados se encuentra la memoria de acceso aleatorio magnético de torsión de órbita de giro (SOT-MRAM), que resulta beneficiosa para una velocidad de conducción relativamente rápida, un bajo consumo de energía y un rendimiento duradero2. Por lo tanto, en los últimos años, el torque de órbita de espín (SOT) inducido por diversos metales pesados ​​(HM) como Ta y W bajo polarización ha ganado importancia como una alternativa prometedora para los dispositivos de espín de próxima generación3,4,5,6,7 .

Para garantizar tales promesas, algunos dispositivos espintrónicos basados ​​en el efecto SOT son restadores sumadores basados ​​en espín, dispositivos neuromórficos que incluyen medios skyrmions y dispositivos lógicos8,9,10,11,12. La interacción Dzyaloshinskii-Moriya (DMI), un importante efecto de acoplamiento de superficie magnética, es crucial en dispositivos lógicos basados ​​en espín que utilizan el efecto SOT y el movimiento de la pared del dominio13,14,15,16,17,18. El DMI surge del acoplamiento espín-órbita en la interfaz entre una capa magnética y una capa de metal pesado no magnética, lo que conduce al magnetismo quiral y a la formación de texturas de espín únicas, como los skyrmions19. La estructura de espín quiral se ha utilizado para operaciones lógicas basadas en nanoimanes acoplados quiralmente o movimiento de pared de dominio mediante conmutación quiral20. Estos hallazgos enfatizan la importancia de considerar el DMI al diseñar e implementar dispositivos lógicos basados ​​en espín20.

En particular, se espera que los dispositivos lógicos reconfigurables basados ​​en SOT proporcionen soluciones para sistemas de potencia ultrabaja, alta velocidad, alta densidad y no volátiles. Estos dispositivos también pueden realizar múltiples operaciones lógicas en un solo marco de dispositivo, mejorando su eficiencia en comparación con los dispositivos lógicos convencionales21,22,23,24,25,26,27,28,29. Por ejemplo, numerosos estudios de dispositivos lógicos reconfigurables basados ​​en espín también han informado de operaciones lógicas exitosas utilizando dinámica de skyrmion, uniones de túneles magnéticos y paredes de dominio de vórtice basadas en quiralidad30,31,32,33,34.

Entre los diversos enfoques para dispositivos lógicos reconfigurables por espín, aquellos que emplean conmutación de dominio magnético (MD) inducida por corriente también han atraído un interés considerable como componentes básicos para implementaciones de componentes lógicos avanzados21, 24. Demostraciones experimentales de componentes lógicos basados ​​en pared MD que utilizan túnel magnético Se han informado uniones35, 36. Recientemente, los investigadores han investigado el rendimiento de una puerta lógica MD reconfigurable mediante la manipulación de las señales de salida de voltaje anómalas del efecto Hall (AHE) conjugadas por el efecto SOT. Aunque anteriormente se han informado puertas lógicas MD por voltaje AHE, todavía buscan explotar la implementación práctica de múltiples puertas lógicas reconfigurables en una configuración de dispositivo único y utilizar la ventaja del comportamiento no volátil22, 24, 25.

En esta carta, presentamos la implementación de ocho puertas de lógica de giro reconfigurables que utilizan conmutación MD impulsada por SOT en un único marco de barra Hall de dos canales. El voltaje AHE se monitoreó sistemáticamente empleando varias conexiones de circuito para la puerta lógica. Un concepto de puertas lógicas MD implica manipular las direcciones de corriente SOT en una configuración de barra Hall de dos canales bajo polarización, eliminando la necesidad de sincronización temporal entre entradas debido a la estabilidad del MD. El segundo concepto implica la manipulación del voltaje de salida variando las direcciones de la corriente de lectura en una configuración de barra Hall de dos canales bajo la misma polarización. Describimos puertas lógicas reconfigurables como AND, NAND, NOR, OR, Converse INH, Converse IMP, INH e IMP en una única puerta lógica MD seleccionando un comparador invertido y no inversor bajo un campo magnético externo fijo.

Fabricamos pilas de muestras de sustrato / W / 2 nm Co20Fe60B20 / 1,1 nm MgO / 1 nm TaOx / 2 nm con anisotropía magnética perpendicular, como se muestra en la Fig. 1a. Las películas se depositaron sobre sustratos de Si oxidados térmicamente de 200 nm de espesor mediante pulverización catódica con magnetrón a temperatura ambiente bajo una presión base de <7 × 10–9 Torr y una presión de Ar de 3 mTorr. El post-recocido se realizó a 350 °C durante 30 minutos en condiciones de vacío de <1 × 10–6 Torr con un campo magnético perpendicular de 3 T. La barra Hall de dos canales se modeló en un ancho de 5 μm mediante fotolitografía y molienda de iones de Ar, seguido de un proceso de incineración de plasma de oxígeno durante 2 minutos con una potencia de radiofrecuencia de 80 W para eliminar el fotoprotector residual durante los procedimientos de molienda de iones.

Ejemplo de características esquemáticas y magnéticas de una barra Hall de dos canales. (a) Pilas de dispositivos de capas de sustrato/W (2 nm)/CoFeB (1,1 nm)/MgO (1 nm)/TaOx (2 nm) con anisotropía magnética perpendicular. (b) Imágenes ópticas del dispositivo de barra Hall de dos canales, destacando los electrodos de voltaje AHE nivelados por VH1 ~ VH4. (c) Gráfico del voltaje Hall VH versus el campo magnético fuera del plano (Hz). La línea negra representa el voltaje AHE del Canal 1 (VH13), que se monitoreó conectando VH1 y VH3 a un voltímetro, mientras que la línea roja corresponde al voltaje AHE del Canal 2 (VH24). (d) Voltaje Hall restado (Vs) versus campo magnético fuera del plano (Hz), definido como la diferencia entre los voltajes AHE en los canales 1 y 2. El esquema del circuito eléctrico para la medición se muestra en la parte inferior de las Figuras. (c) y (d).

La Figura 1b muestra una configuración de barra Hall representativa que consta de los canales 1 y 2, resaltados en cuadros discontinuos rojos y azules, respectivamente. El voltaje AHE (VH) está determinado principalmente por el componente z de la magnetización neta. Se utilizan cuatro electrodos de voltaje AHE (VH1, VH2, VH3 y VH4) para monitorear VH. La siguiente ecuación describe la relación entre VH y la corriente de lectura (Jread):

donde Rs, Ms y tFM representan el coeficiente de Hall anómalo37, la magnetización de saturación de la capa de metal ferromagnético (FM) y el espesor de la capa de FM, respectivamente. VH es proporcional a las direcciones MD (mz) y Jread. El valor del voltaje AHE está determinado por el signo de mz para una Jread determinada. El voltaje AHE de cada canal se prueba usando VH1, VH2, VH3 y VH4 en la estructura de barra Hall. La Figura 1c muestra los voltajes AHE (VH13, VH24) de los canales 1 (línea negra) y 2 (línea roja) en función del campo magnético fuera del plano aplicado. La presencia de bucles de histéresis (\(\left|{H}_{c}\right|\) = 60 y 75 Oe) indicó las características PMA preservadas en los canales modelados. La ligera diferencia en Hc entre ambos canales parece deberse a la presencia de sitios de defectos no deseados en el canal 2 que permiten la generación rápida de MD, en comparación con la del canal 1. La Figura 1d muestra el esquema del circuito de la estructura de la barra Hall y el Voltímetro (verde) utilizado para determinar un voltaje AHE restado (Vs), donde Vs se define como la diferencia en los voltajes AHE entre los canales 1 y 2 en un paso de medición y se puede calcular de la siguiente manera:

Los MD de los dos canales están alineados en direcciones opuestas entre ± Hc = 60 y 75 Oe, como se ve en la Fig. 1c. La dirección opuesta a MD produce una diferencia de voltaje de Vs = ±3 mV. La Vs es cero (Vs = 0) cuando el MD está alineado en la misma dirección. Es bien sabido que la acumulación de espín ocurre en las interfaces cuando una corriente de carga no polarizada fluye a través de una capa de HM con un gran acoplamiento espín-órbita. Los espines acumulados se difunden hacia el FM adyacente, lo que lleva a la conmutación MD, que se denomina conmutación SOT. La corriente del eje x induce la polarización del espín a lo largo del eje y. El campo magnético externo (Hx) y la corriente SOT (Jn) inducen la alineación del estado MD (mz,n), como es evidente en resultados anteriores38. El ángulo de Hall de giro positivo (θsh) de W 39, 40 determina la conmutación MD, como lo indica la siguiente ecuación:

Como se analizó anteriormente, una corriente SOT suficiente en la capa W de la muestra de PMA permite la conmutación de MD hacia arriba o hacia abajo bajo el campo magnético Hx. El efecto DMI de la puerta lógica tiene un impacto en la conmutación SOT y MD. Aunque la medición del valor DMI no se ha realizado en nuestro trabajo, se espera que el valor DMI en nuestra puerta lógica sea similar al resultado descrito en otros trabajos anteriores18, ya que la estructura del dispositivo de otros trabajos es similar a la de nuestro dispositivo. Básicamente, nuestra puerta lógica se centra en la operación lógica reconfigurable basada en el voltaje SOT y AHE.

Para demostrar la conmutación SOT en una barra Hall de dos canales, se aplica un pulso de voltaje de escritura desde la fuente de voltaje izquierda conectada al canal 1 y la corriente SOT fluye a través de los canales 1 y 2, como se muestra en la Fig. 2a. La duración del pulso de voltaje de escritura y Hx son 100 ms y 100 Oe, respectivamente. Para garantizar la conmutación MD individual en la barra Hall de dos canales mediante corriente SOT, la conmutación MD se prueba en función de la posición de la fuente de voltaje (Fig. 2b). Los resultados demuestran que cuando se aplica un pulso de voltaje de escritura desde la fuente de voltaje izquierda o derecha, la conmutación MD de los canales 1 y 2 ocurre en la dirección opuesta. El voltaje AHE se alcanza a 1 V de voltaje de lectura después de la aplicación del pulso de voltaje de escritura. En esta medición, los pulsos de voltaje de escritura y lectura de 10 y 1 V corresponden a las densidades de corriente de conmutación de 1,0 × 107 A/cm2 en Hx = 100 Oe y 1,0 × 106 A/cm2, respectivamente. En nuestro trabajo, la puerta lógica opera con un voltaje de escritura de 10 V y una corriente de 3 mA, con un ancho de pulso de 100 ms. Esto da como resultado un consumo de energía de 3 mJ y una velocidad de funcionamiento de 100 ms. Sin embargo, cuando estimamos el consumo de energía y la velocidad de funcionamiento de nuestros dispositivos reducidos en función de los parámetros mencionados en el estudio anterior41. Al utilizar una densidad de corriente de 2,01 × 1012 A/m2 y un ancho de pulso de 5 ns bajo un campo magnético de 200 Oe, se estima que el consumo de energía es de 16 nJ, que se reduce significativamente en comparación con el valor anterior de 3 mJ. La velocidad de operación se estima en 5 ns. Las estimaciones en el dispositivo reducido sugieren un posible potencial para lograr un menor consumo de energía y un funcionamiento más rápido en nuestra puerta lógica.

Imágenes de microscopio y características de conmutación de dominio magnético de una barra Hall de dos canales mediante corriente SOT. (a) Imagen óptica de las direcciones de corriente SOT (flechas amarillas) y voltajes AHE versus voltaje de escritura en la misma dirección en un dispositivo de barra Hall de dos canales. (b) Imagen óptica de dos direcciones de corriente SOT opuestas (flechas amarillas) y voltajes AHE versus voltaje de escritura. Las curvas VH13 y VH24 en (a) y (b) representan los voltajes AHE conmutados independientemente de los canales 1 y 2, respectivamente, según lo monitoreado por la corriente de lectura que fluye a lo largo del eje x con un voltaje de lectura de 1 V.

Para proporcionar más detalles sobre las puertas lógicas reconfigurables, la estructura básica de la puerta consta de una barra Hall de dos canales compuesta por una salida lógica a través de cuatro VHn, dos entradas lógicas y una polarización de lectura. Las funciones de puerta lógica ilustran que los tres parámetros se conducen con diferentes configuraciones de entrada lógica (V1, V2), Hx y voltaje de lectura (Vread = 1 V, Jread = 1,0 × 106 A/cm2) en la misma estructura, como se muestra. en la figura 3a. Se identifican cuatro configuraciones de entrada lógica de 'TT', 'TF', 'FT' y 'FF' aplicando una amplitud de ± 10 V y un ancho de pulso de 100 ms. Las barras roja (V1) y azul (V2) marcan las configuraciones de entrada lógica (Fig. 3a). Una ventaja importante de este trabajo es que no se requiere sincronización horaria para los MD debido a su comportamiento no volátil. Primero se aplica V1, seguido de V2 después de un intervalo de 10 ms, y se aplica un pequeño pulso de voltaje de lectura (1 V, 100 ms), al final del cual se observa el voltaje AHE. En la Fig. 3a, cada intervalo donde se aplican entradas lógicas está representado por el ⓝ mostrado, y el MD correspondiente en cada estado de voltaje Hall restado se ilustra mediante las imágenes MOKE (Fig. 3b). Las secciones ① ~ ⑤ ilustran el comportamiento de la puerta lógica bajo un campo magnético externo Hx, donde se aplica una corriente de lectura Jread hacia la derecha a lo largo del eje x. En la Fig. 3a, las líneas discontinuas en el gráfico de salida de Vs se dividen en regiones naranja y violeta según Vs = 2 mV. La puerta lógica entre AND y NAND se puede reconfigurar seleccionando una referencia del comparador a 2 mV. Por ejemplo, cuando Vs > 2 mV (color naranja), la salida lógica es 'T', lo que permite la operación de la puerta AND, definida por un comparador no inversor. Por el contrario, cuando Vs < 2 mV (color violeta), la salida lógica es 'T', definida por un comparador inversor, lo que permite lograr la puerta lógica NAND. Las secciones de ⑥ ~ ⑨ representan los comportamientos de la puerta lógica bajo Hx hacia la izquierda a lo largo del eje x y Jread hacia la derecha a lo largo del eje x. Basado en las ecuaciones. (1) y (3), la conmutación del MD se invierte mediante un campo magnético externo, lo que da como resultado una inversión del voltaje AHE. Los resultados correspondientes se implementan en las puertas lógicas reconfigurables de NOR u OR (Fig. 3b). Además, con base en la Ec. (1), las puertas lógicas reconfigurables para NOR u OR se implementan aplicando Jread hacia la izquierda a lo largo del eje x y Hx hacia la derecha a lo largo del eje x. (En la figura complementaria S1 se proporcionan varias imágenes MOKE de MD conmutadas por entradas).

Puerta lógica reconfigurable por entradas y su correspondiente secuencia de imágenes MOKE. (a) Salida de puerta lógica para los parámetros de entrada de escritura en ±V1 y ±V2 (±10 V), indicados por barras rojas y azules. Las secciones ① ~ ⑤ muestran valores de Vs de +3 mV (estado alto), −3 mV (estado bajo) y 0 mV (estado medio) con un campo magnético externo Hx y corrientes de lectura orientadas hacia la derecha a lo largo del eje x. Las secciones de ⑥ ~ ⑨ muestran estados con Hx que varían simétricamente b) Imágenes MOKE secuenciales de MD en cada canal para entradas (+V1, +V2), (−V1, +V2), (+V1, −V2) y (− V1, −V2). Las áreas brillantes y oscuras representan los giros que apuntan hacia arriba y hacia abajo en los MD, respectivamente.

La Figura 4 ilustra la implementación de puertas lógicas utilizando un circuito comparador amplificador operacional no inversor. La siguiente ecuación determina el voltaje de referencia (Vref) en función de la caída de voltaje.

Esquema del circuito comparador y curvas Vout mediante comparador no inversor. Circuitos comparadores de amplificador operacional con configuraciones no inversoras, donde el circuito utiliza un voltaje de comparación Vref de 2 mV para producir salidas lógicas (Vout) en un circuito comparador no inversor. Los voltajes de entrada de ambos |V1| y |V2| tienen la misma amplitud de 10 V y se utilizan para cambiar los estados MD. Las amplitudes positivas y negativas de V1 y V2 corresponden a Verdadero y Falso, respectivamente. La corriente leída, medida de izquierda a derecha, es proporcional a la diferencia de voltaje entre las dos entradas.

La función de un comparador es que si el terminal positivo del amplificador operacional es más grande que el terminal negativo, la señal de salida se amplifica, y si es más pequeño, la señal de salida se reduce. El comparador no inversor compara los valores entre Vs y Vref para convertir Vs en una salida (Vout). La Figura 4 muestra un circuito comparador no inversor y su Vout correspondiente. Vs está conectado al terminal positivo, mientras que Vref está conectado al terminal negativo del amplificador operacional. El funcionamiento de un comparador no inversor es el siguiente; cuando Vs es mayor que Vref, Vout se amplifica a 2 V. Por el contrario, cuando Vs es menor que Vref, Vout se atenúa a 0 V. Al utilizar la Vout resultante del comparador no inversor, la barra Hall de dos canales puede efectivamente implementar una puerta AND.

Los voltajes V1 y V2 se aplican cada cinco pasos de voltaje de lectura. Las amplitudes absolutas de V1 y V2 son 10 V, lo que corresponde a una densidad de corriente de conmutación de 1,0 × 107 A/cm2 en Hx = 100 Oe. Las amplitudes positivas y negativas corresponden a valores "Verdadero" y "Falso", respectivamente. Vs se mide aplicando Jread (1,0 × 106 A/cm2) que fluye de izquierda a derecha a lo largo del canal. (El circuito y el resultado experimental relacionados con el comparador inversor se proporcionan en la figura complementaria S2).

La Figura 5 muestra el análisis de las ocho puertas lógicas (AND, NAND, NOR, OR, Converse INH, Converse IMP, INH e IMP) de la barra Hall de dos canales adoptando por separado diferentes direcciones Jread en un Hx fijo. Para determinar la puerta lógica, la fuente de voltaje se conecta a la izquierda del canal 1 para las puertas lógicas AND, NAND, NOR y OR y al centro de los canales 1 y 2 para Converse INH, Converse IMP, INH e IMP. respectivamente. Antes de determinar la puerta lógica utilizando la corriente de lectura, el MD se conmuta aplicando entradas a la puerta lógica. La ecuación (3) se utiliza para determinar la dirección del MD en función de Hx y Jn. Si Hx y Jn fluyen en la misma dirección, el MD se dirige hacia arriba. Si Hx y Jn fluyen en direcciones diferentes, el MD se dirige hacia abajo. Hx se aplica hacia la derecha a lo largo del eje x para todas las puertas lógicas. Cuando Jn fluye hacia la derecha a lo largo del eje x, el MD apunta hacia arriba; cuando Jn fluye hacia la izquierda a lo largo del eje x, el MD apunta hacia abajo. Por lo tanto, la MD del canal 1 se conmuta cuando se inyecta con J1 fluyendo hacia la derecha a lo largo del eje x, inducido por un V1 positivo, mientras que la conmutación MD del canal 2 se obtiene en la dirección opuesta debido a la posición de la fuente de voltaje de escritura. en el lado opuesto del bar Hall.

Esquema de varias direcciones actuales de lectura y su correspondiente tabla de verdad. (a) Imagen óptica de la dirección de la corriente leída (+x, +x) y su correspondiente tabla de verdad. La puerta lógica es AND o NAND. (b) Imagen óptica de la dirección de la corriente de lectura (−x, −x), identificando la puerta lógica NOR u OR. (c) Imagen óptica de la dirección de la corriente de lectura (−x, +x), reflejando la puerta lógica Converse INH o Converse IMP. (d) Imagen óptica de la dirección de la corriente de lectura (+x, −x), que representa la puerta lógica INH o IMP. Las flechas roja y azul indican que las corrientes de lectura fluyeron hacia el eje x positivo y negativo al mismo tiempo, respectivamente. Las puertas totalmente lógicas se determinan seleccionando un comparador inversor o no inversor.

Específicamente, la MD del canal 2 cambia cuando se inyecta con J2 fluyendo hacia la derecha a lo largo del eje x, como lo induce un V2 negativo. En particular, los MD de los canales 1 y 2 se pueden conmutar de manera diferente incluso con la misma amplitud de voltaje. Se obtienen los mismos resultados de conmutación MD para todas las puertas lógicas bajo los mismos campos magnéticos externos y de entrada. Cada una de las entradas V1 y V2 se denota con 'T' y 'F' en caso de voltajes positivos y negativos. Después de aplicar las entradas mencionadas anteriormente, las puertas lógicas reconfigurables se operan usando varias direcciones de lectura de corriente, como se muestra en la tabla de verdad de la Fig. 5. Según las ecuaciones. (1), la dirección de Jread puede manipular el voltaje AHE de los canales. La Figura 5a ilustra la implementación de puertas lógicas AND/NAND utilizando la corriente de lectura que fluye hacia la derecha a lo largo del eje x en ambos canales. La Figura 5b muestra la puerta lógica NOR/OR causada por corrientes de lectura que fluyen hacia la izquierda a lo largo del eje x en ambos canales. La Figura 5c muestra la puerta lógica Converse INH/Converse IMP, que se observa mediante las corrientes de lectura hacia la izquierda y hacia la derecha a lo largo del eje x para los canales 1 y 2, respectivamente. Cuando los MD de ambos canales apuntan en las mismas direcciones ± z, el voltaje AHE del canal 1 se invierte, lo que da como resultado una salida (Vs) de ∓ 3 mV. (Para obtener más detalles sobre la correlación entre Vs según la polaridad y amplitud de la corriente de lectura, consulte la Fig. S3 complementaria). La Fig. 5d muestra las puertas lógicas INH/IMP bajo las corrientes de lectura que fluyen en los canales derecho e izquierdo a lo largo del eje x. para los canales 1 y 2, respectivamente. A medida que la corriente de lectura fluye hacia la izquierda a través del canal 2 a lo largo del eje x, el voltaje AHE en el canal 2 se invierte. Para los MD de ambos canales que apuntan en las mismas direcciones ± z, el voltaje AHE del canal 2 también se invierte, lo que genera una Vs de ± 3 mV. Los voltajes AHE son monitoreados por la corriente de lectura que fluye a través de los canales, donde el voltaje de lectura de ± 1 V proporciona la corriente de lectura, como se ilustra en la Fig. 5. Las salidas lógicas configuradas en 'T' se determinan eligiendo un voltaje no inversor. comparador (Vs > 2 mV) o comparador inversor (Vs < 2 mV). (Los resultados experimentales sobre el funcionamiento de la puerta lógica mediante la dirección de la corriente de lectura se proporcionan en la figura complementaria S4). Para lograr aún más funciones complejas en futuros microchips reales, un enfoque posible es conectar múltiples puertas en nuestro esquema ajustando el voltaje Vcc de los comparadores. Por ejemplo, al aumentar el voltaje Vcc de 2 a 20 V, se puede garantizar que Vout y las entradas lógicas sean iguales, logrando el efecto en cascada deseado. Sin embargo, cabe señalar que la tierra también debe elevarse en + 10 V para mantener los niveles de voltaje adecuados. Esta condición parece ser necesaria para el funcionamiento exitoso de las puertas lógicas en cascada.

Implementamos con éxito ocho puertas lógicas reconfigurables utilizando corrientes SOT en la arquitectura de barra Hall de dos canales. Utilizando los MD de dos canales, se implementan múltiples puertas lógicas utilizando diferentes flujos de corriente SOT inducidos por las mismas entradas de voltaje-amplitud. La naturaleza no volátil de los MD elimina la necesidad de sincronización horaria, que normalmente se requiere en los dispositivos lógicos convencionales. Con la manipulación adecuada del campo magnético externo y la lectura de las direcciones de la corriente, se logra una reconfigurabilidad diversa de las puertas lógicas, incluidas AND, NAND, NOR, OR, Conver INH, Conver IMP, INH e IMP. Estas puertas se describen en función de las entradas, la lectura de las direcciones de la corriente y la selección del comparador inversor o no inversor en un campo magnético fijo. Por lo tanto, nuestros hallazgos experimentales pueden allanar el camino para la realización de bloques de construcción de lógica de espín reconfigurables que puedan integrarse con futuras tecnologías SOT-MRAM o CMOS actualmente disponibles, permitiendo así aplicaciones prácticas en el futuro. Para implementar aún más la asistencia del campo magnético necesaria para la conmutación SOT en un circuito futuro, se fabricará un electrodo adicional para generar el campo de Oersted sobre múltiples puertas lógicas en un futuro próximo. Las puertas lógicas actuales están diseñadas para ser reconfigurables según la dirección de la corriente leída bajo el mismo campo magnético. Por lo tanto, las futuras puertas lógicas múltiples tienen ventajas en términos de control del rango del campo magnético y operación reconfigurable bajo el campo magnético de Oersted generado por un electrodo.

El proceso de deposición se realizó mediante pulverización catódica con magnetrón a temperatura ambiente, con una presión base inferior a 7 × 10–9 Torr y una presión de Ar de 3 mTorr. La composición de las capas en los apilamientos fue la siguiente: [Si/SiO2] sustrato/W (2)/Co20Fe60B20 (1.1)/MgO (1) Ta (2), donde los números entre paréntesis indican el espesor de cada capa en nanómetros. Para mejorar las propiedades de anisotropía magnética perpendicular, se llevó a cabo un paso posterior al recocido. Se realizó un recocido posterior a 350 °C durante 30 minutos en condiciones de vacío de <1 × 10–6 Torr con un campo magnético perpendicular de 3 T. Después de la deposición, las pilas se recubrieron por rotación con fotoprotector de inversión de imagen AZ5214E. Posteriormente, se emplearon técnicas de fotolitografía y molienda de iones de Ar para modelar las pilas en una barra Hall de dos canales con un ancho de 5 μm. Para eliminar el fotoprotector endurecido después de los procedimientos de molienda de iones, se realizó un proceso de incineración de plasma de oxígeno durante 2 minutos, utilizando 80 W de potencia de radiofrecuencia. Se utilizó acetona para despegar el fotorresistente. Se depositó un electrodo de W con un espesor de 200 nm para conectarlo a la estructura de barra Hall de dos canales.

Sería mejor tener en cuenta que la resistencia transversal desplazada en los dispositivos de barra Hall puede causar su impacto potencial en las operaciones lógicas debido a imperfecciones en la geometría del dispositivo; es decir, la resistencia transversal compensada puede introducir errores en la operación lógica ya que se utiliza el voltaje anómalo del efecto Hall como salida lógica. Por lo tanto, en nuestro trabajo inicial, se tomaron varias medidas para posiblemente reducir la resistencia transversal compensada al incluir una alineación precisa de los componentes del dispositivo, redondear los bordes de la barra Hall y los electrodos y garantizar la pureza de la superficie del dispositivo mediante la fabricación de dispositivo a una presión base extremadamente baja de < 7 × 10–9 Torr. Estas medidas son particularmente esenciales para minimizar las imperfecciones geométricas y reducir la resistencia transversal desplazada. Además, cuando se consideran dispositivos reducidos, se deben considerar estrategias de diseño específicas para mitigar aún más la resistencia transversal compensada. Por ejemplo, un enfoque eficaz es colocar los electrodos más cerca de la región central del dispositivo. Se espera que este enfoque pueda minimizar el impacto de la resistencia transversal compensada al reducir la distancia sobre la cual se desarrolla la resistencia transversal. Este posicionamiento también puede ayudar a concentrar el flujo de corriente en la región central y minimiza la influencia de las imperfecciones geométricas en la medición del voltaje Hall. El segundo enfoque es realizar una alineación precisa de los componentes del dispositivo, redondeando los bordes del dispositivo, asegurando la pureza de la superficie del dispositivo para mitigar la resistencia transversal compensada, particularmente en dispositivos reducidos.

Se utilizó un sistema de microscopía MOKE hecho a medida con electroimanes dentro y fuera del plano para monitorear los MD necesarios para las operaciones lógicas. Los MD +z y −z se identificaron claramente por la diferencia de contraste en las imágenes de microscopía MOKE. Se integraron siete sondas eléctricas en el sistema MOKE para lograr el comportamiento de conmutación MD inducida por la corriente SOT, y se conectaron tres y cuatro sondas a la fuente de voltaje y a los terminales de detección de voltaje Hall, respectivamente. Los voltajes anómalos de efecto Hall se monitorearon utilizando un multímetro Keithley 236 y KEITHLEY 2000. Además, para sincronizar las imágenes MOKE con las señales de voltaje anómalas del efecto Hall, se capturaron imágenes MOKE programadas inmediatamente después de la inyección de cada pulso de voltaje. Las operaciones lógicas reconfigurables se realizan cambiando las sondas entre la fuente de voltaje, tierra y punto flotante usando un sistema de conmutación Keithley 708A.

Los conjuntos de datos utilizados y/o analizados durante el estudio actual están disponibles del autor correspondiente previa solicitud razonable.

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Este estudio fue apoyado por la Fundación Nacional de Investigación de Corea (número de subvención: NRF-2021M3F3A2A01037750) y el Programa de Innovación Tecnológica (RS-2023-00235634) financiado por el Ministerio de Comercio, Industria y Energía (MOTIE, Corea) (1415187787).

División de Ingeniería de Semiconductores a Nanoescala, Universidad de Hanyang, Seúl, 133-791, Corea del Sur

JeongHun Shin, WooJong Kim y JinPyo Hong

Laboratorio de dispositivos y materiales novedosos funcionales, Departamento de Física, Instituto de Investigación de Ciencias Naturales, Universidad de Hanyang, Seúl, 133-791, Corea

Jeongwoo Seo, Saegyoung Song, Da Seul Hyeon y JinPyo Hong

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JPH supervisó el estudio y JHS preparó el diseño y escribió el manuscrito principal. Todos los autores discutieron los resultados y revisaron el manuscrito.

Correspondencia a JinPyo Hong.

Los autores declaran no tener conflictos de intereses.

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Reimpresiones y permisos

Shin, J., Seo, J., Song, S. et al. Funciones lógicas de espín reconfigurables no volátiles en una barra Hall de dos canales mediante dominios magnéticos basados ​​en par de órbita de espín y corriente de lectura direccional. Representante científico 13, 11600 (2023). https://doi.org/10.1038/s41598-023-38580-1

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Recibido: 19 de mayo de 2023

Aceptado: 11 de julio de 2023

Publicado: 18 de julio de 2023

DOI: https://doi.org/10.1038/s41598-023-38580-1

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